مهندس تحقق تصميم | مهندس تحقق ASIC (UVM/SystemVerilog)

إذا كان كسر التصاميم قبل الطباعة يبدو ممتعًا، فأنت بالضبط الشخص المناسب لهذا.
4-6 سنوات في تحقق IP/الكتلة/النظام الفرعي خبرة قوية في SystemVerilog ومنهجية UVM تجربة في بناء خطط الاختبار، والبيئات، وأطقم الاختبار مهارات قوية في تصحيح RTL، والتأكيدات، وتحليل التغطية معرفة بـ AXI/AHB وبروتوكولات مثل DDR وPCIe وNVMe خبرة في التحقق من البداية إلى النهاية من الخطة إلى الموافقة تعرض للإرشاد والعمل في فرق عالمية مهارات قوية في التواصل وحل المشكلات إذا كنت تؤمن بأن السيليكون من المرة الأولى هو انضباط، وليس حظًا، دعنا نتواصل.
مهندس تحقق تصميم | مهندس تحقق ASIC (UVM/SystemVerilog) _________________________________